本セミナーは終了いたしました。
1983年に規格化されたEthernetは、10Mbpsから始まり、今では400Gbpsまでの規格が標準化されています。既に市場では、100Gのイーサネットカードも販売されており、身近な存在になってきています。一方、そのようなEthernetが組み込まれた機器においては、小型化・高速化のための手段として、FPGAが利用されるケースも多くみられます。
本セミナーでは、組み込み機器で100Gイーサネットを実現する場合に課題となる「公証レートに近い実効レートをどのように実現するか」に対する解決方法として、AMD FPGAにTCP/IPオフローディングエンジン(TOE)を搭載する効果についてご紹介します。
※上記の内容は、「第1回Webセミナー(7月19日開催)」と同じ内容です。質疑·応答はあります。
AMD株式会社 フィールド·アプリケーション・エンジニアの柴田 貴章 氏に登壇いただき、100Gイーサネットにも対応可能なAMD 16nm Virtex® および Kintex® UltraScale+™ FPGAの概要をご紹介します。
開催日時 | 2021年9月16日(木)14時00分~15時00分 |
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受講費用 | 無料 |
受講対象者 |
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開催方法 |
Webセミナー形式(チャット機能による質疑応答あり) 本Webセミナーは、ウェビナーツール「コクリポ」を利用します。 コクリポのウェビナーの視聴にはPC版Google Chrome又はMicrosoft Edgeの最新版ウェブブラウザ、 スマートフォンで視聴する場合はコクリポ公式アプリが必要です(コクリポは無償です) |
参加方法 |
開催前日までにお申し込みいただいた方へWebセミナー入場用のURLを別途メールにてお知らせいたします。(「コクリポ」ツールからメールが配信されます) メールが届かない方は、迷惑メールフォルダをご確認いただくか、お問い合わせフォームにてご連絡ください。 |
備考 |
競合製品取り扱い企業様の申し込みについては、お断りする場合がありますのであらかじめご了承ください。 |
受付締切 |
2021年9月16日(木)13時15分(開始45分前までお申し込みいただけます) |